AMD EPYC Venice是首款2nm伺服器晶片——256核心，記憶體頻寬達1.6 TB/s

半導體產業在 7 月 22 日跨越了一個門檻。AMD 在 Advancing AI 2026 活動上宣布，其第六代伺服器 CPU——基於 Zen 6 架構的 EPYC Venice——正在台積電 2 奈米製程節點上進入量產。之前沒有任何高效能運算晶片以 2 奈米出貨。Venice 是第一個。

旗艦配置擁有 256 核心和 512 執行緒，分布在八個核心複合晶片（CCD）上，每個 CCD 容納 32 個 Zen 6 核心——核心密度比前一代 CCD 設計提升 33%。平台引入新的 SP7 插槽，具備 16 個記憶體通道，總頻寬達到 1.6 TB/s，幾乎是上一代 Turin 世代 614 GB/s 的三倍。PCIe Gen 6 64 Gbps 和第五代 Infinity Fabric 完成了互連堆疊。

台積電的 2 奈米製程從 FinFET 轉向 GAA（閘極環繞）奈米片電晶體——這項結構改變，台積電評估在相同功耗下性能提升 10% 至 15%，或在相同性能下功耗降低 25% 至 30%，電晶體密度增加 15%。AMD 自己的基準測試聲稱，相較於 Turin 的 Zen 5 核心，CPU 吞吐量提升 70%。在 AI 推理工作負載中，AMD 宣稱在 256 核心等級上，吞吐量是 NVIDIA 競爭對手 Vera 平台的 2.2 倍。

Venice 有四個產品線。旗艦款 EPYC 9006 SP7 是 256 核心的 Agentic AI 零件，擁有 5 GHz 加速頻率和 128 條 PCIe Gen 6 通道。EPYC 9006X SP7 最高 96 核心，但運行在 5.15 GHz，每個核心的 L3 快取容量為三倍——針對 HPC 和模擬工作負載，延遲比原始平行度更重要。SP8 系列涵蓋邊緣和功耗受限部署，核心數從 8 到 128。第四個 SKU，EPYC 9006 LP Verano，配備 LPDDR5X 記憶體和 112 Gbps 的 CPU 到 GPU 頻寬，用於機架級 AI 機箱。

旗艦 SKU 的總 L3 快取達到 1,152 MB 的 3D V-Cache——這個數字對於可以保留在晶片內而非返回 DRAM 的 AI 模型層來說很重要。AMD 尚未公布任何 Venice 變體的定價。雲端服務商和 OEM 預計將獨立宣布上市時間，已有數家大型超規模業者確認成為早期客戶。

競爭背景很重要。Intel 的下一代 Granite Rapids-D 仍在 Intel 18A 製程上，距離此類產品所需的大規模量產還有數月。NVIDIA 轉向自家 CPU 晶片（Vera 和 Grace）意味著這家 GPU 供應商現在也成為 CPU 插槽的直接競爭對手。Venice 在這些替代方案達到可比較的生產規模之前推出，這在歷史上意味著在 12 至 18 個月外的雲端採購週期中獲得較高贏率。

對於 AI 工作負載營運商來說，記憶體頻寬數字是最直接相關的。大規模訓練和推理主要是頻寬受限的操作，每個機架節點的可用頻寬翻倍會以可衡量的方式改變每 token 成本。那些一直持有大量 GPU 預訂以部分補償 CPU 瓶頸的雲端營運商，現在有了替代方案。這個計算將在接下來兩個採購季節中自行釐清。

標籤: 人工智慧, AMD, EPYC Venice, HPC, Zen 6, 伺服器CPU